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PI電源完整性仿真

1 仿真內容


序號

電源信號名稱

仿真內容

1

3.3V

1.IR Drop分析

2.諧振模式分析

3.阻抗分析


2模型資料/文件


文件/器件

模型/文件

PCB文件

XXXX.brd

原理圖

XXXX.pdf

電容模型庫

參考XXXX器件庫模型參數


3 仿真內容描述

1)IR Drop 分析:

仿真電源平面層的直流電壓降,以及過孔、銅皮的電流密度與電流方向,考察平面層的載流能力。

2)諧振模式分析:

在預布局設計階段進行諧振模式分析,可以考察當前的疊層結構、平面分割和初步去耦設計是否合理。通過改變疊層結構、平面分割以及去耦電容,可以改變諧振的頻率和分布,盡可能的不要將關鍵的器件和走線落在與之工作頻率相關的、諧振較大的平面之上。后仿真中,若關鍵器件放在諧振點上,在相應位置添加去耦電容器,改變諧振特性,從而滿足電源分配網絡(PDN)的要求。

3)阻抗分析:

    通過添加各類去耦電容器,使PDN在一定頻率范圍內滿足目標阻抗的要求,以使負載芯片在電壓波動允許的范圍內得到持續、快速、穩定的電流供應,從而保證系統供電的可靠性和良好的噪聲抑制。

4  PCB疊層參數

5  PDN分布關系

根據原理圖設計,待分析的PDN以及電流消耗大致情況如表1所示。表1中忽略了一些功耗很小的芯片。

表1 PDN分布關系列表

電源網絡

供電模塊

供給芯片

電流消耗

總計

電流

3.3V

X1、X3

D27à轉1.0V_V6A_N

IMGTAVCC=56.1mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

13.9A

D29à轉1.0V_V6A_S

D28à轉1.2V_V6A_N

IMGTAVTT=55.9mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D30à轉1.2V_V6A_S

D31à轉1.0V_V6B_N

IMGTAVCC=56.1mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D33à轉1.0V_V6B_S

D32à轉1.2V_V6B_N

IMGTAVTT=55.9mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D34à轉1.2V_V6B_S

D35à轉1.0V_V5_L

IMGTAVCC,GTX電流約為1.2A,效率70%,所以VRM輸入電流約為0.5A

D37à轉1.0V_V5_H

D36à轉1.2V_V5_L

IMGTAVTTTX+IMGTAVCCPLL,GTX電流約為0.7A.,效率80%,故VRM輸入電流約為0.3A

D38à轉1.2V_V5_H

D45à轉1.0V_V6A

供V6的內核,輸出15A,效率85%,輸入電流約5.35A

D46à轉1.0V_V6A

D49à轉1.0V_V6B

供V6的內核,輸出15A,效率85%,輸入電流約5.35A

D50à轉1.0V_V6B

D17-D22(TXB0105PWR)

持續輸入電流約為0.1A,共計0.1A*6=0.6A

 6 IR-Drop 仿真

根據負載芯片電流消耗情況,觀測電源平面各點的DC壓降情況,以及電流密度是否超出銅皮的載流能力等,各個電源網絡的詳細分析圖如下:

1)3.3V電源網絡

平面DC電壓分布圖(第10層):

..........

平面電流密度分布圖(第10層):

..........

問題點:電流密度局部過大_第10層_最大129.8A/mm2

..........

問題點具體位置:

.......................

總結:根據以上仿真結果可見, 3.3V電源網絡有部分地方表現出比較大的電流密度,建議將相應地方的寬度加大或增加過孔數量,從而改善電流密度分布情況。備注:電流密度判斷標準見附件“平面載流能力說明”。

7 平面諧振分析

良好的PDN設計應保證在諧振頻點上無此諧振頻率的激勵源或者信號走線,如果有則建議在諧振點添加此頻率的去耦電容來改善諧振狀況,從而將因平面本證諧振引起的電源彈、地彈減小到最小。

多彩网 ................

說明:在上圖紅色平面出現諧振較大的現象,諧振幅度為正負0.99V,根據芯片擺放位置情況可知,在這處有可能會出現403MHz左右的激勵信號源,從而引起平面在此頻率處的諧振,造成電磁輻射和SI、PI問題。建議在此處增加高頻去耦電容器,如0402  X7R  390pF  ESL=0.45nH。數量可以選擇1-2顆。

8 電源網絡阻抗分析

報告中采用基于頻域目標阻抗的方法來評估電源網絡的性能。目標阻抗的定義如下:

其中,Voltage_tolerance是電壓噪聲容限,一般為供電電壓的5%;Transient_current為芯片正常工作時的瞬時電流,如不知道這一數值可按照最大電流的一半估計。 按照這一方法,設計目標就是在一定的頻率范圍內,使電源網絡的阻抗不超過目標阻抗。如果在某些頻點或者頻段阻抗超標,可以添加相應的電容器進行去耦。由于封裝電感等寄生參數的影響,PCB板級的去耦頻率上限一般為200MHz,高于這一頻率需要封裝內或者die上的去耦電容。

表2 PDN目標阻抗

電源網絡

供給芯片

電流消耗

電源網絡

瞬時電流

目標阻抗

3.3V

D27à轉1.0V_V6A_N

IMGTAVCC=56.1mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

13.9A

0.012ohm

D29à轉1.0V_V6A_S

D28à轉1.2V_V6A_N

IMGTAVTT=55.9mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D30à轉1.2V_V6A_S

D31à轉1.0V_V6B_N

IMGTAVCC=56.1mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D33à轉1.0V_V6B_S

D32à轉1.2V_V6B_N

IMGTAVTT=55.9mA*20=1.2A,效率80%,所以VRM輸入電流約為0.45A

D34à轉1.2V_V6B_S

D35à轉1.0V_V5_L

IMGTAVCC,GTX電流約為1.2A,效率70%,所以VRM輸入電流約為0.5A

D37à轉1.0V_V5_H

D36à轉1.2V_V5_L

IMGTAVTTTX+IMGTAVCCPLL,GTX電流約為0.7A.,效率80%,故VRM輸入電流約為0.3A

D38à轉1.2V_V5_H

D45à轉1.0V_V6A

供V6的內核,輸出15A,效率85%,輸入電流約5.35A

D46à轉1.0V_V6A

D49à轉1.0V_V6B

供V6的內核,輸出15A,效率85%,輸入電流約5.35A

D50à轉1.0V_V6B

D17-D22(TXB0105PWR)

持續輸入電流約為0.1A,共計0.1A*6=0.6A

3.3V_V5

D3(V5)

V5的3.3V I/O電流約3A

3A

0.055ohm

1)3.3V電源網絡

...........

對于DC-DC電源芯片,其響應頻率最高到幾百KHz,所以報告中阻抗分析到1MHz。上圖中藍色橫線定義了3.3V網絡的目標阻抗,可見在1MHz頻率范圍內,芯片D31處的阻抗滿足要求

2)3.3V_V5電源網絡

...............

3.3V_V5網絡給V5 FPGA相應I/O供電,根據總線速度阻抗需要分析到100MHz,這里分析到板級上限200MHz。從上圖可見,在高于50MHz時阻抗超過了目標阻抗的要求。建議在D3附近添加SRF(自諧振頻率)更高的去耦電容器,下面給出一些參考值,數量要根據具體類型的ESR來選取。原理圖中主要是使用了0.1uF的電容器,SRF在25MHz左右,如空間有限可以去掉一些,換成更高頻率的電容器。

0402  X5R  2.2nF  ESL=0.45nH  SRF=170MHz

0402  X5R  4.7nF  ESL=0.55nH  SRF=100MHz

0402  X7R  22nF  ESL=0.45nH  SRF=50MHz


附件1:DC-DC芯片輸入電流計算

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附2---平面載流能力說明

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